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Title: 水下步進相移陣列超音波影像系統之開發(II)---水下步進相移陣列超音波影像系統之硬體實現
Hardware Implementation of an Underwater Stepping Phased-Array Ultrasonic Imaging System
Authors: 鄭慕德
Contributors: NTOU:Department of Electrical Engineering
國立臺灣海洋大學:電機工程學系
Keywords: 硬體加速器;派區網路;非同步電路
Date: 2007
Issue Date: 2011-06-28T08:08:43Z
Publisher: 行政院國家科學委員會
Abstract: 子計畫四:水下步進相移陣列超音波成像技術之硬體實現 子計畫四之目標: 設計即時高穩定度低功率之成像硬體加速器。接收自子計畫二、三之數位化超音波訊號,協同子計畫五提供子計畫六初步超音波成像,以進行後續之影像處理。 子計畫四之工作規劃: 為了即時接收並處理來自子計畫二、三之大量資料,本硬體加速器必須具備高速計算能力。然而,以傳統同步電路觀念製作之硬體系統而言,高速常伴隨著較高的雜訊干擾以致降低系統穩定度,而且也需要較大的功率推動,故不易滿足水下載具系統之高穩定度與低功率需求。以非同步電路觀念實現之硬體系統卻具有高效能、低雜訊干擾與低功率消耗之優點,非常符合本硬體加速器之設計條件。在非同步電路設計方面,目前已開發出多種電路合成方法與軟體,本子計畫擬採用根據派區網路(Petri nets)來塑模之petrify非同步電路合成軟體,此亦非常符合主持人多年來在派區網路合成方法之研究經驗。 由於本硬體加速器之設計複雜,所以本子計畫擬以FPGA做快速雛型實現,並由於成像演算法流程之特殊性,故將重點放在此加速器之特殊控制電路設計上,而其算術運算電路擬直接採用現有可購得或免費之FPGA IP Cores整合建構之。此外,又因現有FPGA開發工具僅能支援同步電路設計,若用來設計非同步電路則有無法預測延遲的困難,則必須用人工來調整電路模組之佈局與各模組之間的繞.,因此本子計畫擬採三階段:先以同步電路實現來驗證加速器功能之正確性,再以同步電路模擬非同步電路實現來驗證非同步加速器之可行性,最後以非同步電路實現成像硬體加速器。預計三年工作如下: 第一年:以同步電路實現成像硬體加速器。 1. 協同子計畫五設計成像演算法。 2. 將成像演算法以特殊處理器方式實現;分為控制器與資料路徑器。 3. 以同步電路方式設計資料路徑器;成像演算法之各基本算術運算,以現有FPGA IP Cores實現之。 4. 以有限狀態機法設計控制器。 5. 設計控制器與各IP Cores之介面。 6. 同步控制器與同步資料路徑器整合測試。 第二年:以同步電路模擬非同步電路實現成像硬體加速器。 7. 協同子計畫五改進成像演算法。 8. 設計以同步電路模擬之非同步電路單元庫。 9. 以非同步電路合成軟體petrify合成非同步控制器。 10. 非同步控制器與同步資料路徑器整合與測試。 11. 與子計畫二、三、五、六整合測試。 第三年:以非同步電路實現成像硬體加速器。 12. 協同子計畫五改進成像演算法。 13. 設計非同步電路單元庫。 14. 非同步控制器與同步資料路徑器整合。 15. 人工調整電路模組之佈局與各模組之間的繞.,並測試是否無危障。 16. 與子計畫二、三、五、六整合測試。
Relation: NSC96-2221-E019-057
URI: http://ntour.ntou.edu.tw/ir/handle/987654321/11231
Appears in Collections:[電機工程學系] 研究計畫

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