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Please use this identifier to cite or link to this item: http://ntour.ntou.edu.tw:8080/ir/handle/987654321/11114

Title: 1536 BITS RSA 密碼系統晶片設計與分析
Design and Analysis of a 1536 bits RSA Encryption/Decryption Chip
Authors: 呂紹偉
Contributors: NTOU:Department of Electrical Engineering
國立臺灣海洋大學:電機工程學系
Keywords: 密碼系統;晶片設計
Cryptosystem;Chip design
Date: 2001
Issue Date: 2011-06-28T08:08:26Z
Abstract: In this report, a 1536 bits RSA encryption/ decryption chip based on the Montgomery algorithm is presented. The main structure of this chip includes an encryption/decryption module and a 64K*32 SRAM. The 32 bits encryption/ decryption module is implemented using Altera EFP10K200SRC240-1. Based on the same structure, a 1536 bits encryption/decryption module can be constructed using Altera EP20k400EBC 652-1 and has the expected 8.86 Kbps baud rate at the 40.83 clock rate.
本計劃設計與實作一個以 RSA 演算法為基礎的 1536 bits 加解密晶片公開金鑰密碼系統(Public Key Cryptosystem),其長度約為 463 位數。採蒙哥馬利演算法(Montgomery Algorithm),以簡化 RSA 演算法中複雜的指數餘數運算,且使用固定長度暫存器搭配快取記憶體(SRAM)之設計。為有效降低晶片面積,運算模組採用心脈式陣列(Systolic Array)之設計並將乘法陣列折半,可有效利用所有運算單元。實作部分以硬體描述語言(VHDL)撰寫並以 ALTERA 可程式化閘陣列(FPGA)搭配華邦 SRAM(型號 W25P022A)完成。本計劃所設計之 RSA 加、解密晶片最高工作頻率為 40.83 MHz,輸出鮑率為 8.86 Kbps。
URI: http://ntour.ntou.edu.tw/ir/handle/987654321/11114
Appears in Collections:[電機工程學系] 研究計畫

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